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Accueil > Thèses et HDR > Thèses en 2010

Malal BATHILY - 14 déc. 2010 à 10h - INSA de Lyon

publié le , mis à jour le

Malal BATHILY soutient sa thèse le 14 décembre 2010 à 10h00 - amphi René Char - INSA de Lyon.

Titre :

Design of DC/DC converters for RF Systems-on-Chip.

Jury :

  • Directeurs de thèse : Bruno ALLARD ; Jacques VERDIER (Co-Dir)
  • Rapporteurs : Yves LEMBEYE ; José Antonio COBOS
  • Examinateurs : Corinne ALONSO ; Frédéric HASBANI ; Séverin TROCHUT

Résumé :

Les appareils de communication mobile actuels intègrent de plus en plus de fonctionnalités et transmettent des données à des débits toujours plus élevés. Pour étendre la durée de vie de la batterie, il est nécessaire de concevoir une bonne stratégie de gestion d’énergie et d’alimentation des différents circuits. L’amplificateur de puissance (PA) radio est le principal consommateur d’énergie. La technique de reconstruction d’enveloppe (Envelope Elimination and Restoration) permet d’augmenter le rendement énergétique de l’amplificateur de puissance lorsque les modulations à amplitude variable comme le WCDMA ou le WLAN sont utilisées. Dans cette architecture un convertisseur DC/DC est utilisé pour alimenter l’amplificateur radio avec l’enveloppe du signal RF.
Ce travail de thèse décrit la conception des convertisseurs à découpage DC/DC à haute fréquence pour alimenter un PA dans le cadre de la reconstruction d’enveloppe pour le standard WCDMA. De plus l’intégration monolithique du convertisseur et du PA impose d’augmenter la fréquence de découpage du convertisseur pour réduire la taille des composants passifs. Une méthodologie formelle est développée pour spécifier le convertisseur et ses principaux circuits. Cette méthodologie déduit les spécifications du convertisseur à partir de celles du standard RF, notamment en terme de bande passante et de puissance. De nouvelles architectures sont proposées pour dépasser les limitations de l’architecture classique et améliorer le rendement du convertisseur. L’application pratique de cette méthodologie est effectuée à l’aide de démonstrateurs réalisés dans les technologies BiCMOS 0.25 μm et CMOS 0.13 μm SOI. Les résultats expérimentaux obtenus permettent de valider la méthodologie et confirment les résultats de simulation.